План доработок курса на 2025 год

[Konf]

• Сделать лабораторную про AXI-Stream
• Сделать лабораторную про PLL и CDC (+ async fifo)
• Рассмотреть вариант сделать ЛР про AXI4 (Lite?), придумать пример периферийного устройства
• Рассмотреть вариант сделать ЛР про Scala-подобные языки (Chisel)
• Рассмотреть вариант сделать ЛР по MIG
• Решить, оставить ЛР по APB или нет? Если оставить -- она требует доработок Идеи по ЛР8 #23
• Использовать более современную СнК вместо pulpino, возможно, совместить это с chipyard/vexriscv/litex

[Konf]

Итоговый перечень ЛР на семестр:

• Tcl
• LUT, FF, Carry
• DSP-ячейки
• LUTRAM, BRAM
• Конвейеры и систолические массивы
• AXI-Stream, Valid-Ready, Credit Flow control
• Системная шина APB, разработка периферийного устройства
• AXI4
• PLL, пересечение доменов тактовых частот
• СнК

Жирным выделены лабы, которые требуют разработки или существенной доработки