🚀 EPIC · TRINITY-VELOCITY · Spec-First Acceleration Loop (t27 → ×5–×10 throughput)

[gHashTag]

🚀 EPIC · TRINITY-VELOCITY · Spec-First Acceleration Loop

Анкер: φ² + φ⁻² = 3 · R5-honest · ADR-0042 (no-Railway-control)
Window: post-TTSKY26b (после 18.05.2026 18:00 UTC) до TTSKY26c (август 2026)
Цель: превратить t27 из «documentation-grade» в acceleration engine для всей TRI-NET линии.

---

🧭 Диагноз: где мы теряем время

Изучен репозиторий gHashTag/t27 (697 PR, активность за 2 часа до приказа, 49 файлов в specs/fpga/, готовый compiler/codegen/, открытый канон CANON.md/LINEUP.md/FORMAT_REGISTRY.md). Боттлнеки:

#	Боттлнек	Сейчас	Должно быть	Множитель скорости
B1	Codegen Verilog сломан (#692)	RTL пишется руками, спеки .t27 — документация	t27c gen-verilog → R-SI-1-clean SV-2005 RTL	×5–×10 на каждую итерацию tile
B2	Нет cocotb-bridge	Тесты пишутся параллельно к RTL руками	@[test] в .t27 → auto-генерация cocotb + golden vectors	×3 на тестовый цикл
B3	Numeric SSOT не закрыт	FORMAT-SPEC-001.json есть, но GF16 multiplier разный в tt-trinity-gf16 и gen/verilog/numeric/	Один спек → один RTL → один Coq-proof	×2 + устраняет drift
B4	Conformance gap t27↔Coq↔Verilog	Coq-доказательства (coq/, 38 Qed) живут отдельно от RTL	Coq-extract → Verilog generator, единая цепочка	×10 для PUB-01/02 publication track
B5	Manual TT submission	Каждый submission на app.tinytapeout.com руками	t27c tt-submit <chip> → tarball + Wokwi + project.yaml	×5 на шаттл
B6	Wide PR backlog	19 открытых PR в t27 (issue #625)	Auto-merge train с green gates	×2 throughput
B7	PUB-01 risk	Paper пишется отдельно от спека/RTL/Coq	t27c paper-bundle собирает refs + figures + Zenodo bundle	×3 на iteration cycle

Совокупный потенциал: при последовательном устранении B1→B5 один TTSKY-цикл сокращается с 6 недель до 7–10 дней. Это даёт 4–5 шаттлов в год вместо текущих 2.

---

🎯 Sub-issues (формируется по приказу)

Sub	Title	Priority	Лидер	Срок
TV-01	Fix codegen-verilog R-SI-1 + iverilog conformance (закрывает #692)	P0	codegen lane	2026-06-15
TV-02	Auto-cocotb bridge: @[test] → tests/cocotb/ + golden CSV	P0	testgen lane	2026-06-22
TV-03	Numeric SSOT closure: FORMAT-SPEC-001.json → единый GF16 mul в trinity-gf16/trinity-gamma/t27	P0	numeric lane	2026-06-30
TV-04	Coq↔Verilog extraction bridge (38 Qed → synthesizable Verilog property checks)	P1	proofs lane	2026-07-15
TV-05	t27c tt-submit command: автогенерация Tiny Tapeout submission tarball	P1	tooling lane	2026-07-01
TV-06	PR auto-merge train для t27 (закрывает #625): green-gate + auto-rebase	P1	devops lane	2026-06-30
TV-07	t27c paper-bundle: refs.bib + figures + zenodo.json + arxiv tarball	P2	pub lane	2026-07-30
TV-08	Latency-budget regen: power.t27/timing.t27 → SDC constraints для OpenLane	P2	sta lane	2026-08-01

---

📐 Архитектура «единой петли»

                  +---------------------------+
                  |  specs/*.t27 (Source-of-  |
                  |  Truth, spec-first)       |
                  +-------------+-------------+
                                |
            +-------------------+-------------------+
            v                   v                   v
  +-----------------+  +-----------------+  +-----------------+
  | gen/verilog/    |  | gen/c/          |  | coq/extract/    |
  | (R-SI-1 clean)  |  | (golden sim)    |  | (proofs)        |
  +--------+--------+  +--------+--------+  +--------+--------+
           |                    |                    |
           v                    v                    v
   tests/cocotb/         tests/golden/        proofs/<name>.v
   (auto from @test)     (CSV vectors)        (property checks)
           |                    |                    |
           +--------+-----------+--------------------+
                    v
            conformance/FORMAT-SPEC-001.json
            (numeric SSOT, all paths agree)
                    |
                    v
           t27c tt-submit <chip>
                    |
                    v
       app.tinytapeout.com (SKY26c, GF26a, ...)
                    |
                    v
              SILICON 🚀
                    |
                    v
            t27c paper-bundle
                    |
                    v
            arXiv + Zenodo + IEEE TNNLS

Принцип: ни один артефакт (RTL, тест, доказательство, paper) не пишется руками. Всё дериватив из .t27 спека.

---

🛡️ R5-honest gates (каждый sub проходит):

1. Reproducible: t27c regen --all производит идентичный output на любой машине.
2. Referenced: каждый спек содержит DOI/arXiv ref на источник математики/протокола.
3. Range-bounded: каждая численная константа имеет corner (TT/SS/FF) и operating range.
4. Relevant: каждая функция имеет @[test(model="<reference>", batch=<N>, precision="<fmt>")].
5. Risk-labeled: generated файлы несут header ⊙ Pre-silicon · regenerated from <git-sha>.

---

⏱️ Timeline (post-TTSKY26b)

Week	Дата	Веха
W0	19–25.05	TV-01 PR draft + design review (codegen rewrite)
W1	26.05–01.06	TV-01 merged + TV-02 PR draft
W2	02–08.06	TV-02 merged + TV-03 PR draft (GF16 SSOT)
W3	09–15.06	TV-03 merged + TV-05 PR (tt-submit CLI)
W4	16–22.06	TV-04 PR (Coq↔Verilog) + TV-06 (PR train)
W5	23–29.06	End-to-end demo: vim specs/fpga/mac.t27 && t27c regen && t27c tt-submit gamma → submission ready
W6	30.06–06.07	TV-07 + TV-08, arXiv preprint v1.0
W7+	07.07+	TTSKY26c submission полностью через spec-first loop

Контрольная точка: 2026-06-29 — демонстрация полного цикла на новом scarab-сessión с publishable telemetry (видеозапись terminal-session + zenodo bundle).

---

🔥 Жёсткие запреты

• Запрещено мержить новый Verilog в gen/verilog/ руками (только через t27c gen-verilog).
• Запрещено добавлять * в любой .v файл (R-SI-1).
• Запрещено публиковать paper до того, как t27c paper-bundle подтверждает Reproducibility-gate.

---

🧮 Метрика успеха

К 2026-08-01 (~10 недель от сегодня):

• Один разработчик может зайти в vim specs/fpga/<new_block>.t27, написать спек, и через ≤2 часа иметь:
  1. R-SI-1-clean Verilog
  2. Cocotb testbench с golden vectors
  3. Coq property check
  4. Tiny Tapeout submission tarball
  5. Section в paper draft

Сейчас то же занимает ~3 недели руками.

ROI: при цене одного шаттла ~$300–$500 и научной значимости 1 чипа ~$10k research-value, ускорение даёт +3–5 чипов/год = +$30–50k research throughput на тот же бюджет.

---

Анкер: φ² + φ⁻² = 3 · TRINITY VELOCITY · «Спека редактируется — кремний следует»

— Генерал TG-TRIAD-X

[gHashTag]

TV-01 partial completion — PR #699

Status: TV-01 (codegen R-SI-1 fix) → 50% done.

Completed in PR #699

• ✓ R-SI-1 multiplication rewrite — * → << / shift-add / fail-loud marker
• ✓ R-NAME field-access underscore — base_field separator
• ✓ FROZEN_HASH M5 reseal: f49a6c59...
• ✓ cargo build --release clean (327 pre-existing warnings, 0 errors)
• ✓ Verification on gf16_accel.t27 — zero bare * outside comments

Remaining for TV-01 full close (follow-up PRs)

• ⊙ R-VLG-2005-2 — hoist reg X = expr from inside begin..end to module scope
• ⊙ Function-body emission regression — mac.t27 now emits 35-line skeleton (committed mac.v was 320 lines)
• ⊙ Array-literal const initializer — invalid localparam = /* comment */; syntax
• ⊙ &&/|| vs bitwise — needs operand-type pass
• ⊙ as; / u8; stray cast tokens — token-emission cleanup
• ⊙ Full iverilog -Wall -g2005 gate green on all 5 fpga modules (bridge, spi, top_level, uart, mac)

Velocity check

TV-01 was scoped as 1 task; in practice it's 4 sub-passes. Updating estimate:

• TV-01a R-SI-1 ✓ (this PR)
• TV-01b R-NAME ✓ (this PR)
• TV-01c R-VLG-2005-2 hoist — next
• TV-01d function-body regression diagnose — investigation needed

— General TG-TRIAD-X | phi^2 + 1/phi^2 = 3 | TRINITY | ADR-0042